1. 项目概述从秒表到数码管显示的桥梁做FPGA开发尤其是涉及到人机交互的项目数码管显示几乎是绕不开的一环。这次要聊的“秒表电路之数码管显示部分”听起来像是一个大项目里的一个模块但恰恰是这种“部分”最能考验一个工程师对系统时序、资源分配和驱动逻辑的理解深度。它不是一个孤立的显示驱动而是承接了秒表计时核心比如一个精确的计数器的输出并将其转化为我们肉眼能直观读取的“分:秒.毫秒”这类信息的关键桥梁。简单说这个模块要干的就是FPGA内部有一个不断累加的计时数值可能是32位的二进制数我们需要把这个数转换成每一位数码管对应的段选a-g, dp信号和位选选择点亮哪一个数码管信号。这中间涉及到数制转换二进制到十进制BCD码、动态扫描、以及如何与秒表主控逻辑协调工作。无论是用于体育计时、工业流程监控还是教学实验一个稳定、无闪烁、精准的数码管显示都是评价整个秒表系统是否“专业”的重要外观指标。接下来我就结合自己踩过的坑和总结的经验把这个“部分”里里外外、从思路到代码给你拆解清楚。2. 整体设计与思路拆解动态扫描是核心拿到“数码管显示部分”这个需求首先要确定显示方案。常见的有静态显示和动态扫描显示。对于多位比如6位显示分、秒、毫秒数码管在FPGA上几乎无一例外会选择动态扫描。原因很简单省IO口、省功耗。静态显示需要每个数码管的7个段假设不带小数点都独立占用一个FPGA的IO引脚6位数码管就要42个引脚这太奢侈了。而动态扫描利用人眼的视觉暂留效应通过快速轮流点亮每一位数码管只需要“段选信号”复用7个或8个引脚加上“位选信号”6个引脚总共13或14个引脚就能搞定。2.1 核心需求解析我们的秒表显示部分需要完成以下几个核心任务数据接口接收来自秒表计时核心的计时数据。这个数据通常是一个多位的二进制数例如一个32位的寄存器每10毫秒或1毫秒自增1代表总的计时时间单位可能是毫秒。数据转换将内部的二进制计时数据转换为可供数码管显示的十进制数字BCD码。例如一个代表12540毫秒的二进制数需要转换成 “01”, “02”, “05”, “4”, “0” 分别对应“分十位”、“分个位”、“秒十位”、“秒个位”、“毫秒百位”……这个过程称为“二进制转BCD”Bin to BCD。动态扫描驱动将转换好的BCD码通过动态扫描电路按位、按时序地送到数码管的段选和位选端形成稳定的视觉显示。显示格式控制决定如何显示。例如是显示“01:23.456”还是“1:23.456”前导零是否需要消隐小数点dp在哪些位置常亮这些都属于显示格式逻辑。2.2 方案选型与模块划分基于以上需求一个清晰、可维护的模块划分至关重要。我习惯将整个显示部分划分为三个子模块数据流单向传递层次分明数据格式化模块time_format负责将原始的二进制计时数据解析成各个独立的十进制数字。例如输入总毫秒数total_ms输出min_ten分十位min_one分个位sec_ten秒十位sec_one秒个位ms_hun毫秒百位ms_ten毫秒十位ms_one毫秒个位。这里就包含了二进制转BCD的算法。同时这个模块也可以处理前导零消隐逻辑。动态扫描控制模块scan_driver这是显示部分的核心状态机。它产生扫描时钟通常1KHz-2KHz循环生成位选信号digit_sel并根据当前选中的位从数据格式化模块输出的对应数字通过查找表LUT转换为7段码seg_data。顶层显示模块display_top实例化上述两个子模块并连接外部IO。将seg_data和digit_sel输出到FPGA引脚驱动物理数码管。注意为什么要把数据转换和扫描驱动分开为了解耦。数据转换可能涉及复杂的运算如除法、求余其更新频率与秒表计时频率一致如每10ms更新一次。而扫描驱动需要高速稳定的时钟如每0.5ms切换一位。两者分离后逻辑更清晰时序更容易满足。你可以单独优化BCD转换算法而不影响扫描时序。3. 核心细节解析与实操要点3.1 二进制转BCD算法双倍位宽移位加三法这是第一个关键点。FPGA里做除法/10 %10是非常消耗资源的尤其是对32位的数据。工业界和教学中常用的是“移位加三”算法Shift and Add-3。它的原理是基于BCD码的调整规则通过硬件友好的移位和条件加法来实现转换。算法步骤简述以16位二进制数转5位BCD码为例初始化一个足够大的移位寄存器宽度 二进制位宽 BCD码位数*4。例如16位二进制转5位BCD20位则初始化一个36位的寄存器bcd_reg高20位为0低16位存放待转换的二进制数。循环执行“移位”和“调整”将整个bcd_reg左移1位最高位移入原二进制数的下一位。在每次移位后检查bcd_reg中每一个4位的BCD“组”即每4位代表一个十进制数0-9。如果该组的值大于等于5即二进制0101则对这个组加上3二进制0011。重复步骤2次数等于原始二进制数的位宽本例16次。循环结束后bcd_reg的高位部分就是转换好的BCD码。Verilog实现片段核心循环// 假设 bin_in 是16位输入输出5个4位的bcd数字 reg [19:0] bcd_reg; // 5*420位BCD寄存器 integer i; always (*) begin bcd_reg 20‘d0; // 初始化BCD部分为0 bcd_reg[15:0] bin_in; // 低16位放二进制数 for (i0; i16; ii1) begin // 检查并调整每一个BCD组百位、十位、个位... if (bcd_reg[19:16] 5) bcd_reg[19:16] bcd_reg[19:16] 3; if (bcd_reg[15:12] 5) bcd_reg[15:12] bcd_reg[15:12] 3; if (bcd_reg[11:8] 5) bcd_reg[11:8] bcd_reg[11:8] 3; if (bcd_reg[7:4] 5) bcd_reg[7:4] bcd_reg[7:4] 3; if (bcd_reg[3:0] 5) bcd_reg[3:0] bcd_reg[3:0] 3; // 整体左移一位 bcd_reg bcd_reg 1; end end // 最终 bcd_reg[19:16], bcd_reg[15:12]... 即为转换结果实操心得位宽要算准转换寄存器的位宽必须是BCD位数*4 二进制位宽。位宽不足会导致数据丢失。流水线优化对于高速或位宽很大的转换可以将这个循环展开成多级流水线每级完成一次“移位调整”提高系统吞吐量。资源与速度权衡如果对资源极其敏感且数据更新很慢如秒表每秒更新一次也可以用查找表LUT实现但只适用于输入位宽较小如小于12位的情况。3.2 动态扫描时序设计频率、占空比与消影动态扫描要稳定无闪烁三个参数是关键扫描频率、每位点亮时间占空比、消影消隐。扫描频率通常选择在100Hz到2KHz之间。低于60Hz约16.7ms刷新一次人眼会感到明显闪烁高于2KHz则对扫描驱动逻辑的速度要求更高且可能增加功耗。我个人的经验值是1KHz1ms周期。这样对于6位数码管每位点亮约166us1ms/6既远高于人眼视觉暂留的临界闪烁频率约24Hz又给段选信号稳定留足了时间。位选信号占空比理想情况下6位数码管每位应获得1/6的扫描周期。但在实际驱动中特别是使用共阳数码管且位选端由三极管驱动时需要确保位选信号有足够的驱动能力。有时会故意将位选有效时间设置得略短于理论值例如占空比1/7留出一段“全灭”的消隐时间这是为了消影。消影消隐这是动态扫描必须处理的问题当位选信号切换的瞬间如果段选数据没有同步切换上一个数码管的段选信号会短暂地“串”到下一个数码管上导致瞬间的错乱显示即“鬼影”。解决方法是在位选信号切换前后插入一个极短的全灭时间所有段选关闭或所有位选关闭。在Verilog中可以在状态机里专门设置一个短暂的“消隐状态”或者更简单地在组合逻辑输出段选信号时用位选信号作为使能条件。驱动电路注意FPGA的IO口驱动电流有限通常几个mA到几十mA。直接驱动单个LED段可能还行但动态扫描时一位数码管可能7段全亮电流需求较大。务必查阅你的FPGA开发板原理图。通常段选信号会通过限流电阻直接接FPGA而位选信号因为要同时驱动多个LED所有段电流需求更大往往会用到三极管如PNP型8550用于共阳或专用的数码管驱动芯片如74HC595来增强驱动能力。接错了可能会烧毁IO口或显示异常。4. 实操过程与核心环节实现下面我将以一个典型的6位共阳数码管显示“分秒毫秒”MM:SS.mmm为例展示关键模块的Verilog实现。假设系统时钟clk为50MHz计时核心每10ms送来一个32位的毫秒计数值total_ms。4.1 数据格式化模块time_format.v实现这个模块负责将total_ms转换为6个独立的BCD数字分十、分个、秒十、秒个、毫秒百、毫秒十、毫秒个这里我们显示毫秒3位所以是7位数字但通常硬件是6位管我们可以让分十位在超过10分钟时才显示平时消隐这里按7位设计逻辑顶层再做映射。module time_format ( input wire clk, // 系统时钟50MHz input wire rst_n, // 异步低电平复位 input wire [31:0] total_ms, // 总毫秒数输入 input wire data_valid, // 数据有效信号例如每10ms一个脉冲 output reg [3:0] min_ten, // 分十位 BCD output reg [3:0] min_one, // 分个位 BCD output reg [3:0] sec_ten, // 秒十位 BCD output reg [3:0] sec_one, // 秒个位 BCD output reg [3:0] ms_hun, // 毫秒百位 BCD output reg [3:0] ms_ten, // 毫秒十位 BCD output reg [3:0] ms_one // 毫秒个位 BCD ); // 内部信号 reg [31:0] total_ms_reg; wire [15:0] total_sec; // 总秒数临时 wire [9:0] ms_remain; // 毫秒余数0-999 wire [7:0] total_min; // 总分钟数临时 wire [5:0] sec_remain; // 秒余数0-59 wire [3:0] min_remain; // 分钟余数0-59 // 寄存器输入同步处理 always (posedge clk or negedge rst_n) begin if (!rst_n) begin total_ms_reg 32d0; end else if (data_valid) begin total_ms_reg total_ms; end end // 计算分钟、秒、毫秒 // 注意为了节省组合逻辑资源这里采用除法/求余。在实际高速或大位宽应用中应使用移位加三法流水线。 // 但对于50MHz时钟和10ms更新率直接使用Verilog的 / 和 % 运算符综合工具会推断出相应的电路资源可接受。 assign total_sec total_ms_reg / 1000; // 总秒数 assign ms_remain total_ms_reg % 1000; // 毫秒部分 (0-999) assign total_min total_sec / 60; // 总分钟数 assign sec_remain total_sec % 60; // 秒部分 (0-59) assign min_remain total_min % 60; // 分钟部分 (0-59) 超过60分钟的情况本例不考虑或循环 // 将十进制的分钟、秒、毫秒分解为BCD码0-59, 0-59, 0-999 // 因为数值范围小可以直接用查找表或组合逻辑赋值避免复杂的BCD转换。 always (posedge clk or negedge rst_n) begin if (!rst_n) begin {min_ten, min_one} 8h00; {sec_ten, sec_one} 8h00; {ms_hun, ms_ten, ms_one} 12h000; end else if (data_valid) begin // 分钟分解 (0-59) min_ten min_remain / 10; min_one min_remain % 10; // 秒分解 (0-59) sec_ten sec_remain / 10; sec_one sec_remain % 10; // 毫秒分解 (0-999) ms_hun ms_remain / 100; ms_ten (ms_remain % 100) / 10; ms_one ms_remain % 10; end end endmodule提示上面的代码为了清晰直接使用了除法和求余运算符。在真正的项目里如果total_ms位宽很大如32位且更新频率高强烈建议使用前面介绍的“移位加三”算法或调用FPGA供应商提供的IP核如Xilinx的div_gen来实现/1000和%1000等操作以获得更好的时序性能和资源利用率。4.2 动态扫描控制模块scan_driver.v实现这个模块是状态机产生扫描时序和段选数据。module scan_driver ( input wire clk, // 50MHz input wire rst_n, // 来自 time_format 的 BCD 数据 input wire [3:0] min_ten, input wire [3:0] min_one, input wire [3:0] sec_ten, input wire [3:0] sec_one, input wire [3:0] ms_hun, input wire [3:0] ms_ten, input wire [3:0] ms_one, // 输出到数码管 output reg [6:0] seg_data, // 7段码输出 (a~g) 假设低电平点亮 output reg [5:0] digit_sel // 6位位选信号低电平有效 ); // 参数定义 parameter CLK_FREQ 50_000_000; // 50MHz parameter SCAN_FREQ 1000; // 扫描频率 1KHz parameter DIGIT_NUM 6; // 数码管位数 // 计算分频计数器最大值 localparam SCAN_CYCLE CLK_FREQ / (SCAN_FREQ * DIGIT_NUM); // 每位停留的时钟周期数 localparam CNT_WIDTH $clog2(SCAN_CYCLE); // 内部寄存器 reg [CNT_WIDTH-1:0] scan_cnt; reg [2:0] digit_index; // 当前扫描的位数索引 0~5 reg [6:0] seg_reg [0:5]; // 存储6位数码管对应的段码 wire [3:0] bcd_data [0:5]; // 将输入的BCD数据组织成数组方便索引 // 将分散的BCD输入连接到数组 assign bcd_data[0] min_ten; assign bcd_data[1] min_one; assign bcd_data[2] sec_ten; assign bcd_data[3] sec_one; assign bcd_data[4] ms_hun; assign bcd_data[5] ms_ten; // 注意我们只有6位数码管所以不显示ms_one或者可以轮换显示这里先显示前6位 // BCD 到 7段码的查找表 (共阳数码管段选低电平点亮) // 格式{g, f, e, d, c, b, a} always (*) begin case(bcd_data[digit_index]) 4h0: seg_data 7b100_0000; // 0 4h1: seg_data 7b111_1001; // 1 4h2: seg_data 7b010_0100; // 2 4h3: seg_data 7b011_0000; // 3 4h4: seg_data 7b001_1001; // 4 4h5: seg_data 7b001_0010; // 5 4h6: seg_data 7b000_0010; // 6 4h7: seg_data 7b111_1000; // 7 4h8: seg_data 7b000_0000; // 8 4h9: seg_data 7b001_0000; // 9 default: seg_data 7b111_1111; // 全灭 endcase end // 位选信号生成 (根据 digit_index) always (*) begin digit_sel 6b111111; // 默认全灭 if (digit_index DIGIT_NUM) begin digit_sel[digit_index] 1b0; // 选中当前位低有效 end end // 扫描计数器与索引更新 always (posedge clk or negedge rst_n) begin if (!rst_n) begin scan_cnt 0; digit_index 0; end else begin if (scan_cnt SCAN_CYCLE - 1) begin scan_cnt 0; // 更新数码管索引 if (digit_index DIGIT_NUM - 1) begin digit_index 0; end else begin digit_index digit_index 1; end end else begin scan_cnt scan_cnt 1; end end end endmodule代码关键点解释扫描时钟生成通过scan_cnt计数器实现每SCAN_CYCLE个时钟周期切换一位数码管。SCAN_CYCLE 50M / (1000*6) ≈ 8333即每位点亮约166.7us。段码查找表LUT使用case语句实现BCD到7段码的转换。这里的段码值7b100_0000等必须根据你的实际硬件共阳/共阴和引脚连接顺序a~g对应比特位来修改这是最容易出错的地方。位选信号根据digit_index生成一个独热码低有效循环选中每一位。消影处理本例在组合逻辑中digit_sel默认值为全灭6‘b111111只有当digit_index有效时才使能对应位。这本身就是一种消影措施。更严格的可以在scan_cnt计数到最后一个周期时提前关闭段选信号。4.3 顶层模块整合与IO约束顶层模块display_top.v很简单就是例化和连线。更重要的是管脚约束文件.xdc或.qsf。module display_top ( input wire clk, // 系统时钟 input wire rst_n, // 复位按键 input wire [31:0] total_ms_in, // 假设从其他模块来的计时值 input wire data_valid_in, // 计时值有效信号 output wire [6:0] seg, // 连接到数码管段选a-g output wire [5:0] dig // 连接到数码管位选 ); // 实例化数据格式化模块 time_format u_time_format ( .clk(clk), .rst_n(rst_n), .total_ms(total_ms_in), .data_valid(data_valid_in), .min_ten(min_ten_w), .min_one(min_one_w), .sec_ten(sec_ten_w), .sec_one(sec_one_w), .ms_hun(ms_hun_w), .ms_ten(ms_ten_w), .ms_one(ms_one_w) // 虽然驱动模块只用6位但这里可以都接出来 ); // 实例化扫描驱动模块 scan_driver u_scan_driver ( .clk(clk), .rst_n(rst_n), .min_ten(min_ten_w), .min_one(min_one_w), .sec_ten(sec_ten_w), .sec_one(sec_one_w), .ms_hun(ms_hun_w), .ms_ten(ms_ten_w), .ms_one(ms_one_w), // 连接上驱动模块内部选择显示哪些位 .seg_data(seg), .digit_sel(dig) ); endmodule管脚约束示例Xilinx FPGA 使用共阳数码管 假设段选信号seg[6:0]对应{g, f, e, d, c, b, a}位选dig[5:0]从左到右。# 时钟引脚 set_property PACKAGE_PIN “E3” [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚 set_property PACKAGE_PIN “N17” [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # 段选信号 seg[6:0] - {g, f, e, d, c, b, a} set_property PACKAGE_PIN “L16” [get_ports {seg[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {seg[0]}] # ... 为 seg[1] 到 seg[6] 分配具体引脚参考开发板原理图 # 位选信号 dig[5:0] set_property PACKAGE_PIN “H17” [get_ports {dig[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {dig[0]}] # ... 为 dig[1] 到 dig[5] 分配具体引脚重要提示位选信号dig的驱动能力。如果原理图上位选直接连接FPGA引脚到数码管公共端务必在约束文件中设置正确的驱动电流DRIVE和斜率SLEW。如果通过三极管驱动FPGA引脚通常只需提供基极电流设置为默认值即可。最稳妥的方法是对照原理图确认数码管是共阳还是共阴以及段选/位选的有效电平。5. 常见问题与排查技巧实录调数码管显示大部分问题都出在硬件连接、电平逻辑和时序配合上。下面是我总结的“排错三部曲”和常见问题表。5.1 硬件连接与电平确认这是第一步也是最容易出错的一步。问题现象所有数码管完全不亮。排查检查电源数码管VCC/COM端是否接对电压通常是3.3V或5V。检查位选信号用万用表电压档或示波器测量位选引脚。在动态扫描时应该能看到一个循环跳变的低电平脉冲共阳。如果一直是高电平说明位选信号没输出或电平反了。检查复位确保复位信号正确模块没有一直处于复位状态。问题现象所有数码管同一段全亮或显示“8”但不受控制。排查段选电平逻辑这是最经典的错误。你的代码里段码LUT是针对共阳低电平点亮写的但实际硬件是共阴高电平点亮或者反过来。修改scan_driver模块中的case语句里的段码值。段选引脚顺序代码中seg_data的位序[6:0]对应{g, f, e, d, c, b, a}但你的原理图可能是{a, b, c, d, e, f, g}。需要调整赋值顺序或重排管脚约束。问题现象只有某一位或几位常亮不扫描。排查位选信号电平逻辑同段选确认共阳/共阴。共阳数码管位选端给低电平才导通。扫描计数器或索引逻辑错误检查scan_cnt和digit_index的计数逻辑用SignalTap或ChipScope等嵌入式逻辑分析仪抓取信号看digit_index是否在0~5之间循环变化。位选信号驱动能力不足如果位选由FPGA直驱尝试降低扫描频率或检查IO口驱动强度设置。更可靠的方法是外接三极管驱动。5.2 软件逻辑与时序问题硬件确认无误后再看逻辑。问题现象显示闪烁感很强。排查扫描频率过低计算你的SCAN_FREQ。确保扫描频率所有位循环一遍的频率高于60Hz最好在100Hz以上。SCAN_FREQ 系统时钟 / (SCAN_CYCLE * DIGIT_NUM)。提高SCAN_FREQ参数值。消影时间不足或没有在位选切换的瞬间段选数据可能发生竞争冒险。确保在代码中有消影处理。可以在scan_cnt计数的最后几个周期将seg_data输出一个“全灭”码如7‘b111_1111对于共阳。问题现象显示的数字乱码、错位。排查BCD数据错误首先确认time_format模块输出的BCD数据是否正确。可以编写一个简单的测试激励输入固定的total_ms如123456ms仿真查看输出的min_ten, min_one...是否为期望值应为01, 02, 03, 04, 05, 06。段码LUT错误检查case语句是否覆盖了0-9所有情况default分支是否设置为全灭。位选与段码对应关系错乱确认digit_index与bcd_data数组的映射关系。digit_index0时显示的是bcd_data[0]可能是分十位这个顺序是否符合你的物理排列从左到右或从右到左问题现象显示有重影鬼影。排查消影措施不到位这是重影的典型原因。加强消影在digit_sel变化前后增加一个短暂的如1-2个时钟周期所有段选关闭的状态。或者将段选输出seg_data的赋值条件与digit_sel有效信号严格同步确保位选无效时段选数据也是无效的全灭。硬件响应时间数码管或驱动三极管存在开关延迟。可以尝试在软件消影的基础上略微增加位选信号无效的时间即降低每位点亮的占空比比如从1/6降到1/7。5.3 高级功能与优化如何实现小数点dp的显示小数点是一个独立的段dp。你需要在seg_data输出中增加一位变成[7:0]最高位seg_data[7]代表dp。然后在scan_driver模块中根据当前显示的位digit_index来决定dp是否点亮。例如在显示秒个位假设digit_index3时我们希望显示小数点那么可以在输出段码的组合逻辑中增加dp (digit_index 3) ? 1‘b0 : 1’b1;假设dp低电平点亮然后将dp拼接到seg_data上。如何实现前导零消隐在time_format模块或scan_driver模块中处理。逻辑是从最高位开始判断如果该位BCD码为0且其之前的所有高位也都是0或已消隐则将该位的段码输出为“全灭”不显示。直到遇到第一个非零数字其后的所有低位数字无论是否为零都正常显示。这需要一个简单的状态机或级联判断逻辑。调试终极技巧使用嵌入式逻辑分析仪如Quartus的SignalTap II Vivado的ILA。这是FPGA调试的利器。把digit_sel,digit_index,seg_data, 关键的BCD数据信号都加进去设置触发条件实时观察它们的变化是否符合预期。图形化的波形比看代码和想象直观一万倍能快速定位是数据问题、时序问题还是扫描逻辑问题。
